高速ADC硬件电路设计中电磁兼容问题的解决

作者：Jenny 发布时间：09-02-06 阅读次数：

　　1 　对ADC 输入模拟信号的处理

　　对于传感器或从天线接收下来的微小信号,先要经过多级放大等处理才能送到ADC。以卫星通信系统的信号处理为例,一般前端接收机的信号不会大于- 30dBm,而ADC一般要求信号输入幅度大于0dBm,这样就必须经过1000倍以上的放大才能送到ADC。若把这么宽动态范围的多级放大处理和ADC都在同一块电路板上实现,则一定要注意:

　　1) 高增益放大器的输入端远离输出端;

　　2) 多级放大器级联不交叉;

　　3) 电源线尽可能远离中频信号线;

　　4) 在布局时还要考虑把整个中频预处理单元加以屏蔽;

　　5) 给放大器单独提供了一组经过多级滤波处理的模拟电源。

　　2 　模拟电源与数字电源和模拟地与数字地的隔离

　　模拟电源与数字电源、模拟地与数字地的隔离,在高速ADC的PCB设计中至关重要。在高速混合信号处理的电路设计中,由于既有模拟电路又有数字电路,所以通常应该有独立的模拟地和数字地。为了使电容耦合最小,两者不能交迭,如图1所示,两个地一直保持独立,直到系统的公共“星”型地才接到一起,该点通常位于电源处。而且要保证在该点处的连接阻抗和感应最小。

　　

　　图1 　模拟地和数字地的分离

　　敏感的模拟元件必须以模拟地为参考,它们的电源引脚必须经去耦接到模拟地。在电路设计时必须把ADC作为模拟器件看待,其电源去耦滤波电路以模拟地为参考,与带噪声的数字器件从物理上隔离开。这可以用模数转换器内部电路的简单模型来说明。

　　如图2 所示,ADC 内部为了避免数字信号耦合到模拟电路中,数字地和模拟地通常是独立的。但由于芯片内部晶片到基座的连接线以及集成电路的每个封装引脚之间不可避免都存在寄生阻抗(图中用CSTRAY表示,其值与封装形式有关) ,Y点快速变化的数字电流所引起的电压将不可避免地通过寄生电容CSTRAY耦合到模拟电路的X 点。而且,在DGND引脚的连接中引入任何其它阻抗都会在Y点引起更多的数字噪声,它又会通过寄生电容将更多的数字噪声耦合到模拟电路中。

　　因此,为防止进一步耦合,AGND 和DGND引脚必须用最短的导线连在一起并接到模拟地上。虽然这种连接确实在模拟地上引入了少量的数字噪声,但是与直接把DGND接系统数字地相比相对比较理想。可见,集成电路的引脚“DGND”只告诉我们该引脚必须接到该芯片的数字地,并不表明必须连到系统的数字地。

　　

　　图2 　ADC的合理接地方法

　　模拟和数字电路电源的隔离也很关键。模拟电源引脚VA 用模拟电源供电。数字电源引脚VD最好接独立的模拟电源,或用图2 中所示的滤波方法(和模拟电源引脚VA 之间插入低损耗的铁氧体磁珠实现滤波隔离) 与VA 共用模拟电源。若采用后者,则转换器的所有电源引脚都必须经去耦接到模拟地(而系统中其它逻辑电路的电源引脚都必须去耦接到数字地上) 。如果数字电源相对干净,也可以用它来为模拟电路供电,但必须非常谨慎。需要特别强调,VD引脚的去耦电容必须尽可能地靠近转换器以减少干扰回路的面积,降低电磁干扰辐射,通过它把转换器内部的数字电流引起的干扰耦合到地,而不会在外部电路的地中出现。

　　3 　对ADC 的输出数字信号处理

　　按图2 所示的方式进行ADC 电源和地的连接时,为了使在模拟地上所引入的数字噪声最小, 在电路设计时必须保证转换器的输出负载尽可能小,不至于在逻辑转换时产生过冲。所以在ADC 的输出放置一个缓冲锁存器,可使转换器的数字线与数据总线上的任何噪声相隔离。此时,锁存缓冲器和其它数字电路一起以数字地为参考。在模拟和数字地之间的任何噪声都将减少转换器数字接口处的噪声余量。不过,因为数字噪声的容限是数百或数千毫伏数量级,所以影响不大。

　　另外,为降低快速传输的数字信号所产生的辐射,在ADC 的每个数字输出引脚可以接一个小电阻,阻值的大小取决于与数字边沿速率相关的时间常数。

　　4 　采样时钟的处理

　　采样时钟的相位噪声会引起系统信噪比的降低。它的抖动将对输入信号进行调制并抬高噪声和失真电平,所以必须采用低相位噪声的晶体振荡器作为ADC 的采样时钟。在采样系统中采样时钟(一种数字信号) 既与模你信号一样易于被噪声感染,也与数字信号一样易引起噪声,因此必须同时把它与模拟和数字系统相隔离。

　　理想情况下,采样时钟发生器必须和带噪声的数字电路相隔离,并经很好地去耦才能接到模拟地上,也就是说采样时钟发生器必须在分离地系统中以模拟地为参考。然而,受系统所限这通常不容易实现。在许多情况下,采样时钟必须从更高频率的多用途系统时钟处得来,而该系统时钟发生器通常以数字地为参考。

　　如果在以数字地为参考的时钟源和以模拟地为参考的ADC之间进行直接信号连接,则两个地之间的接地噪声将加到采样时钟上引起额外抖动。而抖动会使信噪比降低,并将产生不希望的多种谐波。这可以通过用小型传输变压器(如图3 中的方式1) 或高速差分驱动接收器的差分方式(图3 中的方式2) 传输采样时钟得到改善,无论在哪种情况下,原始的系统主钟都必须由低相位噪声的晶体振荡器产生。

　　

　　图3 　采样时钟的传输

　　5 　案例

　　图4 展示了一块良好布局的高速数据采集板,该电路主要完成实时可控的高速数据采集功能。所有的敏感区域都彼此隔离并且信号通路都尽可能短。该电路由直接数字频率合成器(DDS) 提供采样时钟,ADC 对经过多级放大的输入高频信号进行高速采样,采样后的数据一路直接通过计算机的PCI 总线送入计算机进行存储,另一路经FIFO 缓冲送到DSP 处理器用于实时采集控制。

　　在布局中将多级放大电路、高速ADC、DDS 和大量的数字信号芯片进行了电源和地的隔离(图中用虚线表示) ,并采用星型结构在电源入口处接到一起。由于系统采用的是计算机电源,所以在电路设计中采用低压差电源参考器分别对各组电源进行多级稳压和滤波去耦处理。

　　

　　图4 　一个成功布局的例子