高速FPGA的PCB设计

    绝大多数PCB是精通PCB器件工作原理和相互影响以及构成电路板输入和输出各种数据传输标准原理图设计师与可能知道一点将小小原理图连线转换成印刷电路铜线后将会发生什么专业版图设计师相互合作成果。通常，对最终电路板成败负责是原理图设计师。但是，原理图设计师对优秀版图技术懂得越多，避免出现重大问题机会就越多。
    在设计最终能够正常工作、有人对性能作出肯定之前，PCB设计师都面临着许多新挑战。这正是目前高速PCB设计现状--设计规则和设计指南不断发展，如果幸运话，它们会形成一个成功解决方案。 如果设计中含有高密度FPGA，很可能会有许多挑战摆放在精心设计原理图前面。包括数以百计输入和输出口数量，超过500MHz工作频率，以及小至半毫米焊球间距等，这些都将导致设计单元之间产生不应有相互影响。
    第一个挑战很可能就是所谓并发开关噪声(SSN)或并发开关输出(SSO)。大量高频数据流将在数据线上产生振铃和串扰之类问题，而电源和地平面上也会出现影响整个电路板性能地线反弹和电源噪声问题。为了解决高速数据线上振铃和串扰，改用差分信号是很好第一步。由于差分对上一条线是吸收(Sink)端，另一条提供源电流，因此能从根本上消除感应影响。利用差分对传输数据时，由于电流保持在局部，因此有助于减小返回路径中感应电流产生“反弹”噪声。对于高达数百MHz甚至数GHz射频，信号理论表明，在阻抗匹配时可以传送最大信号功率。而传输线匹配不好时，将会产生反射，只有一部分信号从发端传输到接收设备，而其他部分将在发送端和接收端之间来回反弹。在PCB上差分信号实现好坏将对阻抗匹配起很大作用。
    差分走线设计建立在阻抗受控PCB原理上。其模型有点像同轴电缆。在阻抗受控PCB上，金属平面层可以当作屏蔽层，绝缘体是FR4层压板，而导体则是信号走线对。FR4平均介电常数在4.2到4.5之间。由于不知道制造误差，有可能导致对铜线过度蚀刻，最终造成阻抗误差。计算PCB走线阻抗最精确方法是利用场解析程序，它需要利用有限元对整个PCB批量直接解麦克斯韦方程。该软件可以根据走线间距、线宽、线厚以及绝缘层高度来分析EMI效应。
    理论上走线尺寸和所用材料决定了阻抗，但过孔、连接器乃至器件焊盘都将在信号路径中引入阻抗不连续性。不用这些东西通常是不可能。有时候，为了更合理布局和布线，就需要增加PCB层数，或者增加像埋孔这类功能。埋孔只连接PCB部分层，但是在解决传输线问题同时，也增加了板子制作成本。但有时候根本没有选择。随着信号速度越来越快，空间越来越小，像对埋孔这类额外需求开始增加，这些都应成为PCB解决方案成本要素。
 

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